Visualizer

Приложение VisualizerDebug Environment – это высокопроизводительная масштабируемая контекстно-ориентированная среда отладки тестируемого объекта и тестбенча, которая поддерживает все виды функциональной верификации, включая моделирование, аппаратную эмуляцию и прототипирование, а также анализ ассертов и потребляемой мощности.

Приложение отличается простотой использования и автоматизирует процесс отладки в процессе верификации SoC и FPGA.

Visualizer полностью интегрирован как с симулятором Questa, так и с системой аппаратной эмуляции Veloce, поддерживает языки Verilog, SystemVerilog и VHDL, и обеспечивает все возможности, необходимые для анализа волновых диаграмм, исходного кода и их перекрестных связей. В дополнение к интуитивному и простому использованию Visualizer вооружает инженера мощными инструментами для повышения продуктивности отладки объектов на уровне SystemVerilog/UVM, транзакций, RTL, вентильного уровня, включая верификацию проектов с низкой потребляемой мощностью.

Масштабируемость

- Быстрое моделирование с полной наблюдаемостью сигналов

- Подготовка данных для моделирования, эмуляции и валидации в кремнии

Отладка RTL описания

- Интеллектуальный анализ источника ошибки с помощью технологии TimeCone и обратной трассировке событий

- Расширенная система поиска и выделения событий во всем тестируемом объекте и тестбенче

Поддержка методологии UVM

-         Поддержка отладки классов SystemVerilog как в интерактивном режиме, так и в режиме пост-отладки

-         Поддержка всех классов SystemVerilog, отладка UVM тестбенчей, ассертов, синхронных транзакций

Отладка систем с малой потребляемой мощностью

- Интуитивная визуализация параметров UPF в контексте проекта

- Вывод полной таблицы пересечения зон с различными номиналами питания