Vista

vista.jpg

Приложение Vista предназначено для исследования, верификации и виртуального прототипирования архитектуры SoC на системном уровне. В основе его работы лежит механизм транзакций TLM 2.0. Vista дает возможность разработчикам SoC принять оптимальное решение по выбору архитектуры проекта и начать отладку и валидацию аппаратного и программного обеспечения. Эта задача выполняется путем анализа, отладки и прототипирования отдельных решений на системном уровне, еще до разработки RTL кода проекта, что позволяет сократить цикл разработки и повысить вероятность успешного завершения проекта без дополнительных дорогостоящих итераций.

Современные SoC в области сетевых применений, систем памяти, многоядерных процессоров становятся все более сложными, что делает выбор того или иного архитектурного решения одним из наиболее критичных этапов во всем цикле разработки, непосредственно влияющим на конечный результат и конкурентоспособность. Одной из критичных задач является конфигурирование программно-аппаратной архитектуры многоядерных процессоров и шин межсоединений, что непосредственно влияет на пропускную способность шин и общую производительность системы.

Vista включает аппарат моделирования на системном уровне, встроенную библиотеку реконфигурируемых блоков, интуитивный графический редактор для “сборки” системы и инструменты для анализа и отладки программно-аппаратных решений.

Модели отдельных блоков системы можно оптимизировать путем реконфигурации их микро-архитектуры, шин межсоединений и иерархии памяти. Vista использует уникальный механизм анализа временных соотношений при передаче данных, который позволяет быстро протестировать различные конфигурации шин и протоколов обработки данных, не затрагивая при этом общий принцип функционирования системы. Разработчики имеют возможность оптимизировать производительность и потребляемую мощность, начиная с самого верхнего уровня аппроксимации архитектуры системы и кончая выбором конкретных реализаций шин и протоколов. С целью контроля за перемещением данных, специальные объекты (пакеты данных) помечаются кодовыми метками, что позволяет точно “трассировать” перемещение данных по шинам и принимать оптимальные решения по выбору архитектуры и протоколов шин.

Разработчики могут выполнить статистическое моделирование пропускной способности шины с произвольным трафиком и трафиком, управляемым реальной программой, выполняющейся на модели процессора.

Vista имеет мощный набор инструментов для исследования и анализа различных характеристик производительности и потребляемой мощности, включая анализ пиковых нагрузок, средних задержек передачи пакетов данных и пропускной способности шин, а также загрузки любого порта, шины или подсистемы.

Vista позволяет быстро создать прототип системы на основе базовых блоков и проанализировать изменение производительности и потребляемой мощности в зависимости от выбранной архитектуры системы и уровня загрузки. Использование масштабируемых моделей различного уровня обеспечивает оптимизацию производительности и потребляемой мощности на всех уровнях представления проекта от концептуального до реализации RTL кода. Это позволяет оптимизировать проект в кремнии, обеспечить требуемые характеристики при любой загрузке и предусмотреть возможность простой модификации архитектуры при переходе к новому поколению SoC с повышенными требованиями.

Основные преимущества Vista

  • Анализ производительности и потребляемой мощности на ранних стадиях проектирования
  • Минимизация рисков и повышение качества проектирования
  • Управление и оптимизация быстродействия и потребляемой мощности на протяжении всего цикла проектирования
  • Глубокое понимание свойств основных алгоритмов масштабирования проекта
  • Использование масштабирования с предсказуемым и контрлируемым результатом

Основные возможности Vista

  • Встроенная библиотека конфигурируемых архитектурных блоков на основе TLM 2.0 - CPU, Шины (AXI, AHB), Память, Кэш, DMAC, INTC и другие
  • Функциональное моделирование на системном уровне с возможностью анализа статистических результатов
  • Контроль перемещения пакетов данных, состояний и атрибутов моделей
  • Графический редактор для “сборки” моделей TLM 2.0
  • Поддержка программно-аппаратной верификации, включая модели процессоров и средства отладки
  • Отладка и контроль состояния моделей SystemC и TLM 2.0
  • Расширенные возможности визуализации и генерации отчетов
  • Возможность анализа производительности, потребляемой мощности, задержек, коэффициента использования и текущего состяния