|
|
|
|
|
|
Описание
|
|
|
|
|
|
Средство верификации проектов на RTL и вентильном уровне, основанное на принципе контроля эквивалентности. В отличие от традиционного моделирования метод контроля эквивалентности не использует тестовых векторов и позволяет выполнить верификацию проекта на порядок быстрее (минуты и часы вместо дней и недель). При реализации больших ASIC/IC проектов применение формальной верификации на вентильном уровне является необходимым средством получения результата в приемлемый срок.
|
|
|
|
Возможности
|
|
|
|
|
|
Проверка полной функциональной эквивалентности, существенно уменьшающая время верификации на каждой стадии процесса реализации, отладки и изменения проекта
|
|
|
Точная локализация ошибок и их причин по мере их появления
|
|
|
Большая допустимая размерность верифицируемого проекта (десятки миллионов вентилей), не требующая предварительного разбиения его на части
|
|
|
Отображение ошибок в схеме проекта с кросс-ссылками на RTL-описание и нетлист
|
|
|
Возможность анализа типа "what-if", позволяющая исследовать различные варианты изменения проекта в процессе текущей верификации
|
|
|
Возможность установки контрольных точек и перезапуска процесса верификации с заданного места, без перекомпиляции и возврата к началу процесса
|
|
|
Интуитивный графический пользовательский интерфейс проследовательно "ведущий" пользователя по всем стадиям настройки верификации
|
|
|
|
Файлы
|
|
|
|
|
|
|
|
|
|
Ссылки
|
|
|
|
|
|
|
|
|
 |
|
